計算論 を再読し始めた。 最初の同値関係と合同関係で躓くんですけど。

時々しかプログラミング的な事をしない人だと 1週間に1回しかパソコンを開かない、だいたいは スマホですましちゃうってこともざらでしょう。 そんなと

久しぶりに Verilisp をつかってみた。 Lisp で HDL はかなりよさそう。

DX なるものに挑戦をしようという話。 いろいろ歴史的なものがインターネット上に散在していて、収拾がつかない。 とりあえず、いままでの経緯。

xilinx の RTL Kernel なるものをやってみることにした。 Vitis で環境を作って、Vivado を立ち上げて、Vitis に戻って評価する。 ターゲットは U50。

U50 用の Ether まわりの活用方法を模索していたら、たまたま、 知り合いから Xilinx の github にある情報を教えてもらったので それをコンパイルした。

KV260 手元にあるので Pcam 5C とつなげてみる。 FPGA の部屋のblogをそのまま1～4までやるとうまくいくよ。 git clone を実行 もともとの Adam Taylor さんのプロジェクトを clone

手元に山ほど STM の評価ボードがある。中でも、NUCLEO-L552ZE-Q は ちょっと変わったボードなので使いこなせるようにしたい。 特に PlatformIO 環境で

Vitis_Accel_Examples を試すうちに内部構造を知る必要が出てきました。 ここでは U50 の内部構造を見ていきます。

Vitis_Accel_Examples 内の cpp_kernels/burst_rw のソースを読みます。